allbet gaming开户:Verilog代码和FPGA硬件的映射关系(五)

admin 4个月前 (05-27) 科技 31 0

  既然我们可以指定寄存器放在IOB内,那我们同样也可以指定PLL的位置。首先确保我们有多个PLL才行。如图1所示,我们所使用EP4CE10F17C8芯片恰好有两个。

&NBSp;

1

  为了演示这个例子,我们使用pll工程,RTL代码如下所示:

 1 //--------------------------------------------------
 2 module pll(
 3     input      wire     sys_clk        , //系统时钟50MHz
 4   
 5     output     wire     clk_mul_2      , //系统时钟经由2倍频后的时钟
 6     output     wire     clk_div_2      , //系统时钟经由2分频后的时钟
 7     output     wire     clk_phase_90   , //系统时钟经由相移90°后的时钟
 8     output     wire     clk_ducle_20   , //系统时钟变为占空比为20%的时钟
 9     output     wire     locked           //检测锁相环是否已经锁定,只有该信号为高时输出的时钟才是稳固的
10  
11 ); 
12  
13 //------------------------pll_ip_inst------------------------
14 pll_ip pll_ip_inst(
15     .inclk0   (sys_clk      ),   //input     inclk0                                          
16 
17     .c0       (clk_mul_2    ),   //output    c0 
18     .c1       (clk_div_2    ),   //output    c1
19     .c2       (clk_phase_90 ),   //output    c2 
20     .c3       (clk_ducle_20 ),   //output    c3
21     .locked  (locked       )    //output    locked
22 );
23   
24 endmodule
25 //-------------------------------------------------                               

  代码编写完后依然需要点击Start Analysis & Synthesis图标举行分析和综合。然后双击Netlist Viewers”下的“RTL Viewer”查看RTL视图。

 

2

  点击Start Compilation图标全编译举行结构布线,然后打开Chip Planner视图Chip Planner打开后的界面3所示,我们可以看到在疆土模子中左下角有一块颜色变深的区域,与之形成鲜明对比的是右上角颜色没有变深的位置,这就是我们FPGA芯片中两个PLL的位置,而颜色变深的区域说明资源被占用

 

3

  放大并点击该PLL,如图4所示,可以在右侧看到该PLL的结构图中显示的部门蓝色高亮信号,下面“Location”则显示了该PLL的名字为“PLL_1”。

allbet gaming开户:Verilog代码和FPGA硬件的映射关系(五) 第1张 

4

  如5所示,选中该PLL后点击左侧的图标显示扇入扇出线路径,可以看到PLL在芯片内的毗邻关系。

allbet gaming开户:Verilog代码和FPGA硬件的映射关系(五) 第2张 

5

  如图6所示,我们回到工程界面点击“Assignment Editor”图标来约束PLL的位置。

 allbet gaming开户:Verilog代码和FPGA硬件的映射关系(五) 第3张

6

  如图7所示,在打开的“Assignment Editor”界面中点击“To”下面的“<<new>>”添加要约束的项。

 allbet gaming开户:Verilog代码和FPGA硬件的映射关系(五) 第4张

7

  在打开的Node Finder”界面中我们找到信号的输入key_in8所示,凭据序号顺序,在①处的“Named :”选项框中输入“*pll*”,点击 ②处的“List”,在③处的“Node Found :”列表中就会列出名为altpll:altpll_component的信号,双击③处的altpll:altpll_component 信号或点击图标④,altpll:altpll_component信号就被添加到⑤处的“Selected Nodes:”中了。若是我们想作废⑤处选择的信号则在“Selected Nodes:”选中该信号后点击图标⑥即可。设置完毕后点击“OK”退出。

allbet gaming开户:Verilog代码和FPGA硬件的映射关系(五) 第5张 

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  如9所示,设置Assignment Name”,下拉列表找到“Location(Accepts wilDCards/groups)”,这是设置位置的约束。

allbet gaming开户:Verilog代码和FPGA硬件的映射关系(五) 第6张 

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  如图10所示,点击“Value”下的“...”。

allbet gaming开户:Verilog代码和FPGA硬件的映射关系(五) 第7张 

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  如图11所示,在弹出的“Location”对话框中的“Element:”选择“PLL”。可以看到在这里我们还可以设置其他元素的位置。

allbet gaming开户:Verilog代码和FPGA硬件的映射关系(五) 第8张 

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  如图12所示,“Location:”选择“PLL_2”。

allbet gaming开户:Verilog代码和FPGA硬件的映射关系(五) 第9张 

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  如图13所示,“Location”对话框设置完毕后点击“OK”。

allbet gaming开户:Verilog代码和FPGA硬件的映射关系(五) 第10张 

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  所有设置完成后的结果14所示。

 allbet gaming开户:Verilog代码和FPGA硬件的映射关系(五) 第11张

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  点击Start Compilation图标全编译举行结构布线,否则无法重新映射资源。此时会弹出如所示的对话框,提醒是否要保留更改,选择Yes”后会执行结构布线。

allbet gaming开户:Verilog代码和FPGA硬件的映射关系(五) 第12张 

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  当结构布线重新完成映射后我们再来看看Chip Planner视图,如16所示,我们可以发现在疆土模子的右上角一块颜色变深的区域,与左下颜色没有变深的位置形成鲜明的对比,颜色变深的区域说明资源被占用。

allbet gaming开户:Verilog代码和FPGA硬件的映射关系(五) 第13张 

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  放大并点击该PLL,如图17所示,可以在右侧看到该PLL的结构图中显示的部门蓝色高亮信号,下面“Location”则显示了该PLL的名字为“PLL_2,说明已经乐成映射上了。

allbet gaming开户:Verilog代码和FPGA硬件的映射关系(五) 第14张 

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  如图18所示,选中该PLL后点击左侧的图标显示扇入扇出线路径,可以看到PLL在芯片内的毗邻关系。

allbet gaming开户:Verilog代码和FPGA硬件的映射关系(五) 第15张 

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  修改PLL的映射位置意义何在呢?当我们的时序在某些情况下欠好的时刻就可以通过修改PLL的映射位置来调整时序,以实现时序的收敛。

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